WhyCan Forum(哇酷开发者社区)

看了这个帖子( https://whycan.com/t_358.html )，提及 spi0 可以使用 pll，于是翻看 v3s 的手册，改了下面两个寄存器

```C
reg = readl(0x01c20000 + 0x28);
reg |= 1<<31;
reg |= 1<<24;
writel(reg, 0x01c20000 + 0x28);
writel(0b10000001000000000000000000000010, 0x01c2000 + 0x00a0);
```

第一个寄存器是 4.3.5.6. PLL_PERIPH0 Control Register，第二个寄存器是 4.3.5.23 SPI0 Clock Register。
根据手册，第一个寄存器 bit31 使能 pll，24bit 使能 pll output，第二个寄存器配置 spi0 使能 clk，使用 pll_periph0，并 3 分频到 200MHz。

但是实际测下来好像并没有什么用。。mtd read 还是贼慢，约等于 1 MiB/s

p.s. 也修改了 SUNXI_INPUT_CLOCK 宏， div = DIV_ROUND_UP(SUNXI_INPUT_CLOCK, priv->freq) 实际 printf 出来确实为 1