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#1 Re: 工业芯匠芯创 » 为什么我的编译后有bin, elf, map文件，但是没有img文件 » 2024-01-11 00:21:05

wonderfullook

选择带有rtt的配置就有img了

#2 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 最近研究了下Xilinx 的XVC，发现jlink有了个新玩法，可以白嫖一个xilinx高速下载器了 » 2023-12-13 00:04:20

wonderfullook

@metro
现在适配完软件部分了吗

#3 Re: DIY/综合/Arduino/写字机/3D打印机/智能小车/平衡车/四轴飞行/MQTT/物联网 » 怒开新坑，自制低成本高速USB分析仪（随缘更新） » 2023-02-28 12:37:21

wonderfullook

前排围观，坐等更新

#4 Re: 全志 SOC » [开源项目-记录贴]扔掉你手中的开发板，跟我来自制基于F1C100s/F1C200s的M5Pi吧! » 2022-06-11 10:08:44

wonderfullook

楼主下面没了:P

#5 Re: 全志 SOC » 本人DIY的全志V3S小板，半卖半送，同时准备制作第三版 » 2021-04-11 14:47:56

wonderfullook

期待新品~

#6 Re: Xilinx/Altera/FPGA/CPLD/Verilog » 高云fpga » 2021-04-09 23:44:14

wonderfullook

这个片子可以去哪里弄啊

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