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是否支持非对齐访问，是实现层面的问题，，RISC-V ISA 本身并不限制是否支持非对齐访问。。

人家隔壁ARM M0/M3/M4是不是支持是规定了的，这种模棱两可，依赖厂家来实现对齐、非对齐结果就是碎片化。RISC-V应该有一个扩展来约束是否支持非对齐访问操作。

编译器应该可以处理

编译器能力是有限的，uint8_t*指针强制转换uint32_t*编译器就无法处理，大概率会跪。很多解析二进制数据的代码都会这么干。规模庞大的代码填这些坑就非常麻烦。

非对齐操作即使支持也应该回避，这所以产生非对齐操作无非是想减少内存复制，但非对齐操作性能太低，不如复制内存对齐起来跑得更快。

最近编辑记录 海石生风 (2023-01-06 11:31:57)

这不是cpu内核的事情,cpu内核只是在偶数地址上按照字长的步进幅度增长地址指针,但是你要在奇数地址上保存,也是没有问题,只不过只能用char类型数组了. 其他的结构体,超过1字节长度的变量,编译器都会分配到偶数地址上. 当然,部分编译器你可以有伪指令限制,告诉编译器将你需要的某个变量定义到你指定的地址上(汇编是必须可以的,c语言不同的cpu以及不同的c编译器有不同的伪指令)

把uint8_t* 指向的实际对象，放在对齐变量，就没有任何问题。
比如：
int i;
uint8_t str[512];
uint8_t* t =(uint8_t*)&str[0];

然后，你再给int* p=(int*)t;
再计算， p++; p+=12; 之类， 都 没有问题。

另外，用malloc()分配的内存，肯定是对齐的。