各位大佬们好，本人业余在折腾自研 RISC‑V 软核，本地仿真、上板环境有点卡壳，想找有空的朋友帮忙跑一次标准 CoreMark，严格按 EEMBC 规范，不随便改参数。
• 内核：________
• 目标主频：________ MHz
• 运行环境：Vivado / Verilator 仿真 / FPGA 上板
• GCC：________
• 代码存放：ITCM / DTCM / Flash
• 编译参数：________
• 迭代：原版默认，不手动改动
需要完整串口输出，包含总分、CoreMark/MHz、全套 CRC，最好能出现 Correct operation validated；如果校验出错，也麻烦把报错日志一起发我。
RTL 和移植工程准备好了，里面标注好了所有不能改动的地方，附带一键综合、编译脚本。跑裸机版本，不加 RTOS，不加额外补丁，数据只用来个人学习记录，不商用。
跑完直接贴日志或者私发文件都行。手上也有一些工程、仿真资源，可以互相交换，亦可有偿！感谢！
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