隔壁Cortex-M0也不支持非对齐地址访问，代码中uint8_t*指针一旦强转uint16_t*或者uint32_t*，很容易引起HardFault。然而M3/M4就支持非对齐地址访问了，很多历史代码中会存在上面的强制地址转换，M3和M4上运行正常的代码移植到RISC-V以后非常容易踩到地址对齐的坑，代码规模比较大的时候填这些坑还是非常麻烦的。
RV32MAC假想对手是整个Cortex-M系列，M0是整个Cortex-M里面最低端的系列，RISC-V起码应该和M3/M4差不多，非对齐地址访问起码应该作为一个选项存在。
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是否支持非对齐访问，是实现层面的问题，，RISC-V ISA 本身并不限制是否支持非对齐访问。。
人家隔壁ARM M0/M3/M4是不是支持是规定了的，这种模棱两可，依赖厂家来实现对齐、非对齐结果就是碎片化。RISC-V应该有一个扩展来约束是否支持非对齐访问操作。
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GCC编译器的特定优化选项会自动将不对齐的操作转为对齐操作。
编译器能力是有限的，uint8_t*指针强制转换uint32_t*编译器就无法处理，大概率会跪。很多解析二进制数据的代码都会这么干。规模庞大的代码填这些坑就非常麻烦。
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