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请教一下,
有没有类似的, 宏义:reg [15 : 0] A;
`define B A[3 : 0];
这样使用 `B 时,
相当使用 A[3 : 0]
但实际编译不过的, 有没有什么办法, 用一个变量代表 另一个变量?
离线
建议换一种写法:
reg [15 : 0] A;
`define USE_A`ifdef USE_A A[15:0]`endif
这样用应该是可以的至少 iverilog quartus viviado上肯定可以