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楼主 #1 2020-09-04 10:34:03

nufing
会员
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Verilog 宏定义 疑问

请教一下,

有没有类似的, 宏义:
reg  [15 : 0]  A;

`define B A[3 : 0];

这样使用 `B  时,

相当使用  A[3 : 0]

但实际编译不过的,   有没有什么办法,  用一个变量代表 另一个变量?

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#2 2020-09-08 12:04:20

xiaohui
会员
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Re: Verilog 宏定义 疑问

建议换一种写法:

reg  [15 : 0]  A;

`define USE_A
`ifdef USE_A
    A[15:0]
`endif

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#3 2023-10-29 22:23:28

tomac
会员
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积分: 8.5

Re: Verilog 宏定义 疑问

这样用应该是可以的至少 iverilog  quartus viviado上肯定可以

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#4 2024-05-27 11:53:18

aquasnake
会员
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Re: Verilog 宏定义 疑问

wire [3:0] B = A[3:0];

不就可以了?

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