WhyCan Forum(哇酷开发者社区)

感谢为中文互联网持续输出优质内容的各位老铁们。 QQ: 516333132, 微信(wechat): whycan_cn (哇酷网/挖坑网/填坑网) service@whycan.cn

您尚未登录。

#1 2020-09-04 10:34:03

nufing
会员
注册时间: 2020-01-02
累计积分: 70

Verilog 宏定义 疑问

请教一下,

有没有类似的, 宏义:
reg  [15 : 0]  A;

`define B A[3 : 0];

这样使用 `B  时,

相当使用  A[3 : 0]

但实际编译不过的,   有没有什么办法,  用一个变量代表 另一个变量?

离线

#2 2020-09-08 12:04:20

xiaohui
会员
注册时间: 2019-01-15
累计积分: 129

Re: Verilog 宏定义 疑问

建议换一种写法:

reg  [15 : 0]  A;

`define USE_A
`ifdef USE_A
    A[15:0]
`endif

离线

页脚

工信部备案:粤ICP备20025096号 Powered by FluxBB