省流:AGRV2K=AG32VF407=RV32IMACF+2K LUT=16.8块钱
相信对国产FPGA的同学应该都听说过AG1280吧,作为淘宝可以随便买的最便宜FPGA,AG1280以7块出头的价格(甚至不是批量价)能够换到1280个LUT的资源,性价比还是很不错的。
最近,AGM又推出了新的产品,这次是AGRV2K,号称是RISC-V+FPGA的组合。那么实际效果如何呢?不要走开,下面会持续更新相关内容。
最后来张AGRV2K板子镇楼(是的,因为芯片引脚兼容STM32F407V,所以直接到嘉立创打了个STM32F407V的空板焊上就能用!)
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某天在逛淘宝时,发现AGM店里上了个有趣的芯片:AGRV2K100(CPLD) AGM FPGA CPLD替代Altera EP1270 内嵌MCU,遂买来玩玩。接下来就发生了意想不到的一些事情:
我在早上下了一单,结果晚上到家的时候就发现快递躺着家门口了,这也太效率了。后面了解到他们一天会发两次货,并且刚好有本地仓库,所以当天就收到了,而板子都还没准备好。
收到货的时候,发现并没有收到想要的AGRV2K,反而收到了AG32VF407。后来才知道,原来AGRV32和AG32VF407是同一颗芯片,估计厂家没有重新打标,直接就推了。
发现卖家“发错”之后立刻联系卖家,结果卖家在晚上直接就打电话过来了,详细解释了丝印的问题。后面我也确认过,这两个确实是同款芯片。
来点当时刚刚收到的芯片:
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跟着玩,不知道这点逻辑门能否构建一个简单的cpu
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看起来不错的样子,但开发环境是啥?难道用altea的IDE?还是用它自己的IDE?
环境友好不?需要注册码不?
综合稳定不?
下载器用啥?可以兼容么?
AGRV2K100这个内置的MCU是啥?没找到介绍呢?
国产的FPGA资料不是很开放,楼主先玩,玩好了带大家一起玩。
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在官网上看这个407介绍,只看到它是个MCU,没说有多少个LE啊?
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刚在官网下载一个软件【Supra】,却不知道如何使用,好像软件也太简单了点吧?
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在网上了解了一下,
原来这个AGM是要用Altera的quartus软件进行设计,再用它自己的一个工具进行转换。怪不得这么神秘呢。
https://blog.csdn.net/ModernTalking/article/details/126986620?spm=1001.2014.3001.5501
最近编辑记录 fxyc87 (2023-03-16 14:41:57)
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这个RISC-V+FPGA应该很好玩,做产品就不推荐了,容易被一棵树吊死。
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他这个开发,看过文档
流程的用ALTERA那个QUATER软件综合,出网表,然后再用自己的这个SUPRA软件来做最后的处理
现在XILINX的价格下来了,A9双核+28K的ARTIX架构的现在卖19块钱,注意这个可是ARTIX架构,一般人够用了
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我反而对AG1280感兴趣了。
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他这个开发,看过文档
流程的用ALTERA那个QUATER软件综合,出网表,然后再用自己的这个SUPRA软件来做最后的处理
现在XILINX的价格下来了,A9双核+28K的ARTIX架构的现在卖19块钱,注意这个可是ARTIX架构,一般人够用了
啥型号只要19块 是人民币么 一般人能拿到么
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现在XILINX的价格下来了,A9双核+28K的ARTIX架构的现在卖19块钱,注意这个可是ARTIX架构,一般人够用了
你那是二手吧,全新Zynq咋会这么便宜。
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他这个开发,看过文档
流程的用ALTERA那个QUATER软件综合,出网表,然后再用自己的这个SUPRA软件来做最后的处理
现在XILINX的价格下来了,A9双核+28K的ARTIX架构的现在卖19块钱,注意这个可是ARTIX架构,一般人够用了
7Z020?
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睡前发一下老板今天(昨天?)刚给的资料,信息量还是比较大的,特别是网盘部分,需要花点时间慢慢啃。
AG1KLPQ48.rar
AG32VF407.rar
AGRV2K.rar
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感觉可以做个音箱,FPGA负责多DMIC不知资源够不
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如果对AGRV2K的工作原理感兴趣,可以打开AgRV_pio\platforms\AgRV\builder\main.py文件,里面详细记录了各个工具的使用方式。
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关注一下进度,也买了这个板子,但还不会玩
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板子还没到 +1,先看了下 SDK,奇妙(
文档里写过的就不说了,试了下流程,编译了 AgRV_pio\platforms\AgRV\examples\custom_ip,这个例子把 FPGA 里的 M9K 挂在了 alta_rv32 的 AHB 上
PIO 打开工程后:
1. PIO 里,Project tasks - dev- Custom - Prepare IP,会在 .\logic 下生成 Quartus 和 Supra 工程;这里 custom_ip.v 是 SDK 给出的,但如果是自己写的话它会根据ve自动生成一个模板 custom_ip_tmpl.v
2. Quartus 里 Compile Design 一下,生成 .\logic\simulation\modelsim\custom_ip.vo
3. Supra 打开 .\logic 下的工程,Tools - Compile, Run 一下,生成 FPGA 部分(不带 alta_rv32)的网表 .\logic\custom_ip\custom_ip.vx
4. PIO 中,Project tasks - dev- Custom - Update Logic,先 gen_vlog,根据你写的引脚分配 .\top.ve 和刚刚 Supra 生成的 .\logic\custom_ip\,生成整个芯片的 top 到 .\.pio\logic\top.vx,然后再由 gen_logic.tcl 布局布线生成码流
5. 生成的时序报告在.\.pio\logic\logic_db\setup*.rpt.gz 和 hold*.rpt.gz 一共四个文件,布局布线后的网表生成到 .\.pio\logic\top_routed.vx,实际烧写到 Flash 最后 100k 处的 bin 是 .\.pio\logic\top.bin (99,944 Bytes)
6. 板子还没到,没法烧写,不过大概执行的内容是在 AgRV_pio\platforms\AgRV\builder\main.py 中与 logic_actions 有关的部分吧(
至于引脚,alta_rv32 貌似只能按照 “AGRV2K 逻辑设置” 文档中的 Function pin 列表来复用,但是这个表的每一行应该是都能通过包一层 FPGA 引出到任意的 PIN(?);USB D+D-则是固定的;
关于引脚分配的更多注意事项,建议直接在 AgRV_pio\packages\framework-agrv_sdk\etc\gen_vlog 中搜索 ErrorOut (雾)
顺便可以看下综合结果,里面集成的 FPGA 有这些资源(其中 BRAM 是 M9K):
Total Logics : 97/2112 ( 4%)
Total LUTs : 97/2112 ( 4%)
Total Registers : 73/2112 ( 3%)
Total Block Rams : 4/ 4 (100%)
Total PLLs : 1/ 1 (100%)
Total Pins : 12/ 128 ( 9%)
Global Signals : 3/ 5 ( 60%)
只是试了下流程,上面提到的不一定准确,如果有误还请指出
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@libc0607
他们家的fpga就是这么用的,哈哈哈看起来还行2k逻辑做点简单的外设刚刚好
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在更新到Supra之后,看起来支持CMSIS-DAP了,这样一来可以搓一个带下崽器的最小系统,好评。
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@vmao
应该是zynq7010吧,7010是28k,7020有85k,20左右应该还是拆机的价,也许是EBAZ2045之类的矿板上的,据说之前才20一张,现在涨60了,按性价比来说还是比较好的选择。
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在更新到Supra之后,看起来支持CMSIS-DAP了,这样一来可以搓一个带下崽器的最小系统,好评。
https://whycan.com/files/members/1510/AGRV32-Supra.png
验证了一下,确实是支持的,而且OpenOCD的版本很新(版本信息是Open On-Chip Debugger 0.11.0+dev-02429-g3c36bfc (2023-02-06-17:01)),可以无bug支持CMSIS-DAP V2.1。
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这个资料大家可能有用(CPLD和MCU交互的案例),共享给各位
可以参考下ADC,DAC以及比较器,通过AHB总线挂在一起
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尝试测了一下CoreMark,分数还不错,基本上和STM32F407在一个等级,248MHz(数据手册中最高频率)能到630,384MHz(最高可运行频率)到了976以上,不知道这个分数是否意味着AG32VF407/AGRV2K的Flash有cache或者零等待执行。
CoreMark的工程可以在这里下载:CoreMark.zip,可以通过修改coremark.ve文件中的SYSCLK来调整时钟频率。
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这个串口工具是啥?
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这个串口工具是啥?
MobaXterm
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