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硬核 + FPGA的引脚兼容407，这玩法真有意思。

看起来不错的样子，但开发环境是啥？难道用altea的IDE？还是用它自己的IDE？
环境友好不？需要注册码不？
综合稳定不？
下载器用啥？可以兼容么？

AGRV2K100这个内置的MCU是啥？没找到介绍呢？

国产的FPGA资料不是很开放，楼主先玩，玩好了带大家一起玩。

刚在官网下载一个软件【Supra】，却不知道如何使用，好像软件也太简单了点吧？

这个RISC-V+FPGA应该很好玩，做产品就不推荐了，容易被一棵树吊死。

我反而对AG1280感兴趣了。

你那是二手吧，全新Zynq咋会这么便宜。

睡前发一下老板今天（昨天？）刚给的资料，信息量还是比较大的，特别是网盘部分，需要花点时间慢慢啃。
AG1KLPQ48.rar
AG32VF407.rar
AGRV2K.rar

如果对AGRV2K的工作原理感兴趣，可以打开AgRV_pio\platforms\AgRV\builder\main.py文件，里面详细记录了各个工具的使用方式。

板子还没到 +1，先看了下 SDK，奇妙（ 

文档里写过的就不说了，试了下流程，编译了 AgRV_pio\platforms\AgRV\examples\custom_ip，这个例子把 FPGA 里的 M9K 挂在了 alta_rv32 的 AHB 上

PIO 打开工程后：
1. PIO 里，Project tasks - dev- Custom - Prepare IP，会在 .\logic 下生成 Quartus 和 Supra 工程；这里 custom_ip.v 是 SDK 给出的，但如果是自己写的话它会根据ve自动生成一个模板 custom_ip_tmpl.v
2. Quartus 里 Compile Design 一下，生成 .\logic\simulation\modelsim\custom_ip.vo
3. Supra 打开 .\logic 下的工程，Tools - Compile， Run 一下，生成 FPGA 部分（不带 alta_rv32）的网表 .\logic\custom_ip\custom_ip.vx
4. PIO 中，Project tasks - dev- Custom - Update Logic，先 gen_vlog，根据你写的引脚分配 .\top.ve 和刚刚 Supra 生成的 .\logic\custom_ip\，生成整个芯片的 top 到 .\.pio\logic\top.vx，然后再由 gen_logic.tcl 布局布线生成码流
5. 生成的时序报告在.\.pio\logic\logic_db\setup*.rpt.gz 和 hold*.rpt.gz 一共四个文件，布局布线后的网表生成到 .\.pio\logic\top_routed.vx，实际烧写到 Flash 最后 100k 处的 bin 是 .\.pio\logic\top.bin (99,944 Bytes)
6. 板子还没到，没法烧写，不过大概执行的内容是在 AgRV_pio\platforms\AgRV\builder\main.py 中与 logic_actions 有关的部分吧（

至于引脚，alta_rv32 貌似只能按照 “AGRV2K 逻辑设置” 文档中的 Function pin 列表来复用，但是这个表的每一行应该是都能通过包一层 FPGA 引出到任意的 PIN（？）；USB D+D-则是固定的；
关于引脚分配的更多注意事项，建议直接在 AgRV_pio\packages\framework-agrv_sdk\etc\gen_vlog 中搜索 ErrorOut （雾）

顺便可以看下综合结果，里面集成的 FPGA 有这些资源（其中 BRAM 是 M9K）：

 
Total      Logics : 97/2112 (  4%)
 Total        LUTs : 97/2112 (  4%)
 Total   Registers : 73/2112 (  3%)
 Total  Block Rams :  4/   4 (100%)
 Total        PLLs :  1/   1 (100%)
 Total        Pins : 12/ 128 (  9%)
 Global    Signals :  3/   5 ( 60%)

只是试了下流程，上面提到的不一定准确，如果有误还请指出

在更新到Supra之后，看起来支持CMSIS-DAP了，这样一来可以搓一个带下崽器的最小系统，好评。

验证了一下，确实是支持的，而且OpenOCD的版本很新（版本信息是Open On-Chip Debugger 0.11.0+dev-02429-g3c36bfc (2023-02-06-17:01)），可以无bug支持CMSIS-DAP V2.1。

尝试测了一下CoreMark，分数还不错，基本上和STM32F407在一个等级，248MHz（数据手册中最高频率）能到630，384MHz（最高可运行频率）到了976以上，不知道这个分数是否意味着AG32VF407/AGRV2K的Flash有cache或者零等待执行。

CoreMark的工程可以在这里下载：CoreMark.zip，可以通过修改coremark.ve文件中的SYSCLK来调整时钟频率。

MobaXterm

@ThinkerMaker
问题应该是解决了 ，奇奇怪怪的  好像是quartus版本问题，我换了版本之后就没事了，之前ag1k我用没问题啊

楼主又更新吗？：）

楼主好像没有更新了, 看到好久了

FPGA 部分可以做 AHB Master，看 ram2ahb.v
custom_ip 例程中，验证数据分两部分，后半部分就是 FPGA 作 AHB master，收到 GPIO 上升沿后主动把 BRAM 内容写到 read_buf，这个 read_buf 就是在 MCU 的 SRAM
看文档说 FPGA 的 AHB master 可以访问所有地址，不过我没试。。仅供参考

@Robo_V1
经客服确认，该现象就是AGRV2K本身的硬件问题所致，不过RTC本身的功能是正常的。

最近编辑记录 Robo_V1 (2023-06-07 23:10:26)

@metro
请问是必须用JTAG接口吗？SWD应该不支持吧？

有点好奇这个片子FPGA可不可以抓信号，问了厂家，答复说可以抓，但是并没有详细的资料说明。

datasheet上有提到说，support SDIO/Ethernet。 但从没看到有关SDIO的资料啊。到底有没有SDIO接口呢？

那要写好多东西啊...我看了他的几个模拟功能，原来默认是没有连接到CPU上的，也需要自己写代码连到AHB上面。

@Robo_V1

您好，关于之前反馈给我们的RTC使用电池会出现掉电问题，目前最新版本的已经全部修复，感谢支持呀~

这不是说硬件问题吗？还能修复？同问详细方案和影响啊。

@metro
亮点可能是RISCV硬核+FPGA。

我的测试项目: https://github.com/tpunix/AGRV2K_go

资料能否在github放一份？或者别的网盘放一下，百度盘下载限速100kB/s太恶心了。
已经下载下来，把灯点亮了，这个基于platformio的IDE还不错，非常有想法的芯片。

最近编辑记录 echo (2024-02-21 18:48:13)

我这边已经评估完了。
总体来讲，这个AGRV2K是个相当偏门的芯片，和STC的32位8051或者迪文的T5L芯片有些类似，可玩性很高，不过做产品就不太推荐了，除非完全适合你的应用场景，就像迪文T5L来做HMI一样，否则还是推荐用专门的MCU芯片。
如果你需要FPGA，这个AGRV2K也不是首选，还是选ALTERA的正经FPGA芯片，然后用AGM的P2P兼容芯片来替代，这样项目风险更低，开发成本也更低。

这个可以做信号处理吗？比如一阶二阶高通/低通滤波？

@echo
2K LUT的产品估计就是对标lattice MACH XO2.

说的没错，这种融合cpld+mcu的单片机系统适合优化已有的方案custdown，但是如果新项目设计方案选用这种风险较大，CPLD+MCU改动风险小，项目移植性高，过度耦合/集成到单片系统(SOAC,system on a chip)调试和采购都会带来风险增加。因为很难找到类似的别的供应商的产品，一旦设计进去，容易被上游芯片商吊死

@metro
频率高了势必会不稳定

最近有点想拿这玩意做个软件无线电的，但是官网啥资料都找不到，包括他说的那个cpld编程手册

@AGMtestID

是否有AG10KL144H的资料？谢谢

官网资料太有限了，都是介绍性的，开发相关的资料基本没有